рефераты Знание — сила. Библиотека научных работ.
~ Портал библиофилов и любителей литературы ~

Меню
Поиск



бесплатно рефератыКонспект лекций по микропроцессорной технике

Конспект лекций по микропроцессорной технике

КОНСПЕКТ ЛЕКЦИЙ

по дисциплине «Микропроцессорная техника»

Микропроцессорные и программные средства автоматизации.

Микропроцессорный комплект

Серии К1810

Состав: К1810ВМ86 – центральный процессор (16 бит)

ВМ88 – центральный процессор с восьмибитной шиной данных;

ВМ87 – арифметический сопроцессор;

ВМ59 – процессор ввода/вывода;

ГР84 – генератор тактовых импульсов;

ВГ88 – контроллер системной шины;

ВБ89 – арбитр системной шины

ВТ02 – контроллер для подключения динамической памяти объемом

16 Кбайт

ВТ03 - контроллер для подключения динамической памяти объемом

64 Кбайт

ВН54 – интервальный таймер

ВТ37 – контроллер прямого доступа к памяти

ВН59 – программируемый контроллер прерываний

ИР86/87 – шинные формирователи (с инверсией / без инверсии)

ИР82/83 - регистры-защелки (с инверсией / без инверсии)

Микросхема К1810ВМ86 (Intel 8086).

Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн.

операций в секунду. Синхронизируется тактовой частотой 25 МГЦ.

Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямую

адресацию 1 Мбайт внешней памяти. Область адресного пространства памяти

разбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобный

механизм вычисления физических адресов . ША и ШД мультиплексированы. При

организации вычислительных систем их нужно разделить (регистры-защелки). МП

может обращаться как к памяти, так и к внешним устройствам.

При обращении к внешним устройствам используются 16 младших линий ША.

Следовательно можно подключить 64 К 8-битных внешних устройств, либо 32 К

16-ти разрядных. МП имеет многоуровневую систему прерываний: 256 векторов

прерываний. Данный МП является дальнейшим совершенствованием К580ВМ80.

Система команд сходна, но более расширена. Программное обеспечение легко

переводится с одного МП на другой.

Функциональная схема:

См. рис.

В первый такт обмена на AD0-15 устанавливаются младшие 16 бит адреса

памяти или адрес внешнего устройства, сопровождается эта информация

сигналом ALE. Во втором такте обмена выставляются данные, которые

сопровожда-

ются сигналом DEN. ALE и DEN управляют регистрами-защелками. AD16/ST3-

AD19/ST6 – мультиплексированные линии адреса состояния.

В первый такт обмена выдается 4 старших разряда адреса памяти, а при

обращении к внешнему устройству – нули. Во втором такте выдаются сигналы

состояния МП, причем сигналы ST3-ST4 определяют сегментный регистр

участвующий в формировании физического адреса.

|ST3 |ST4 |Рег. |

|0 |0 |ES |

|1 |0 |SS |

|0 |1 |CS |

|1 |1 |DS |

Сегментные регистры. Участвуют в формиро- вании физического

адреса.

ST5 – дублирует состояние флага разрешения прерываний.

BHE – разрешение старшего байта. Работает совместно с сигналом А0,

обеспечивая механизм передачи информации по ШД.

|BHE |A0 |Вид передачи данных |

|0 |0 |Передается 16-ти битное слово |

|0 |1 |Передается старший байт AD8-AD15 |

|1 |0 |Передается младший байт AD0-AD7 |

|1 |1 |Нет обращения |

RD –сигнал чтения.

WR – сигнал записи.

M/IO – обращение к памяти или внешним устройствам.

DT/R – направление передачи информации:

«1» - в МП; «0» - из МП.

INTA, INTR – запрос на маскируемое прерывание (INTA – подтверждение

прерывания).

NMI – запрос на немаскируемое прерывание.

HOLD – запрос на переход в режим прямого доступа к памяти.

HLDA – подтверждение захвата шины.

TEST – проверочный вход, используется в команде WAIT для организации

холостых тактов: «1» - МП выполняет «0», с периодичностью 5 Т проверяет

состояние этого сигнала.

MN/MX – минимальный / максимальный режимы, определяющие конфигурацию

вычислительной системы. MN- ограничение объема памяти и т.д.

Архитектура МП.

МП содержит в своем составе 14 регистров общего назначения.

AX=AH+AL

BX=BH+BL

CX=CH+CL

DX=DH+DL

Все остальные регистры общего назначения являются неделимыми:

SP используются при обращениях к стеку для хранения

BP адресной информации

SI при обращении к памяти или внешнему устройству

DI

Сегментные регистры:

CS – определят начальный адрес сегмента кода в котором хранится программа;

SS – хранит начальный адрес сегмента стека;

DS – начальный адрес сегмента данных;

ES – начальный адрес дополнительного сегмента под данные;

IP – хранит смещение очередной команды переданной для выполнения.

DA=CS+IP

F- регистр флагов

19 0

|A |B|C|D |0|

+

19 0

|0|1|2|3|4|

|A |C|F|0|4|

При суммировании может возникать перенос из разряда A19 в A20. Этот перенос

игнорируется. Аналогичную кольцевую организацию имеет каждый сегмент. При

выборке команда: CS +IP = ФА команды. При обращении к стеку: SS +SP =ФА

стека.

Обращение к данным может производиться из любого сегментного

регистра: DS (SS,CS,ES) +EA = ФА данных. EA – эффективный адрес, константа,

указанная в программе.

К данным можно обратиться через индексные регистры SI и DI; причем

индексный регистр хранит смещение на адрес ячейки памяти, откуда данные

можно извлечь. А DI хранит смещение на адрес ячейки памяти, куда данные

можно направить: DS(SS,CS,ES) +SI=ФА данных; ES+DI =ФА данных. Обращение

через регистр BX: ES(CS,SS,DS)+BX= ФА данных. Такая модульная организация

памяти посегментно позволяет писать программы в виде отдельных модулей.

Структурная схема на основе К1810.

При организации вычислительной машины нужно решить следующие задачи:

1) разделить адресные сигналы и сигналы данных;

2) сформировать необходимые управляющие сигналы.

Первая задача решается с помощью буферных регистров К1810ИР82 и шинных

формирователей К1810ВА86(87). Вторая задача несколько сложнее и

зависит от сложности решаемых задач разрабатываемой микропроцессорной

системы. Сложность задачи определяет нужные объемы памяти и количество

устройств ввода / вывода. Поэтому МП К1810ВМ86 может работать в двух

режимах: минимальный и максимальный. Минимальный позволяет

организовывать вычислительные и управляющие системы, имеющие

ограниченные объемы памяти и малое количество внешних устройств.

Структурная схема в минимальном режиме

Структурная схема в максимальном режиме.

Функциональные возможности комплекта К1810 позволяют организовать

многопроцессорное вычисление системы. Задачу согласования многопроцессорной

системы решает арбитр шин К1810ВБ89.

Микросхема К1810ГФ84.

X1,X2 – для подключения кварцевого резо-

натора

F/C – вход выбора источника тактовой ча-

стоты:

«1» - от собственного задающего генера-

тора

«0» - от внешних сигналов синхронизации

PCLK – выход управления переферией.

OSC – выход внешнего задающего

генератора

RES – вход сигнала сброса

CLK – выход ГТИ для управления памятью

READY – выход готовности генератора

RESET – сигнал системного сброса

AEN1,AEN2 – выходы разрешения адресации для сигналов готовности (RDY1,

RDY2)

Предназначен для управления ЦМП, памятью, внешними устройствами,

контроллером системной шины и арбитром шин. Функционально состоит из

генератора тактовой частоты, делителя частоты на 2 и 3 и схемы управления

этими устройствами.

Контроллер системной шины

К1810ВГ88.

Контроллер предназначен для работы в составе

микропроцессорной системы и обеспечивает

подключение к ней памяти и внешних устройств,

Функциональные возможности МС: позволяет

организовать конфигурацию вычислительной системы

имеющей 2 магистрали: системная шина и

резидентная шина. К системной шине подключается

память, к резидентной – устройства в/в.

Входы S0-S2 – предназначены для подключения к

центральному микропроцессору.

|S0 |S1 |S2 |Режим работы ВМ86 |Командные сигналы ВГ88 |

|0 |0 |0 |Подтверждение прерывания |INTA |

|1 |0 |0 |Ввод данных из устройства в/в |IORC |

|0 |1 |0 |Вывод данных в устройство в/в |IOWC,AIOWC |

|1 |1 |0 |Останов |------- |

|0 |0 |1 |Выборка команды |MRDC |

|1 |0 |1 |Чтение из памяти |MRDC |

|0 |1 |1 |Запись в память |MWTC |

|1 |1 |1 |Пассивное состояние (отключение от|MWTC,AMWC |

| | | |системной шины | |

Функционирование микросхемы осуществляется на основании следующего кода:

CLK –подключение системного генератора

AEN – строб управления выдачи командных сигналов контроллера (используется

в случаях обращения к резидентной шине в/в.)

СEN – сигнал управления при каскадировании ВГ88

IOB - признак обращения к системной шине («0» -системная шина, «1» -

резидентная шина)

MRDC – системный сигнал чтения из памяти

MWTC – системный сигнал записи в память

AMWC – опережающий строб при обращении к памяти

IORC – системный сигнал ввода

IOWC – системный сигнал вывода

AIOWC – опережающий строб

INTA – системный сигнал подтверждения прерывания

DEN - строб сопровождения данных для фиксации в регистры-защелки

ALE – строб сопровождения адреса в регистр-защелку

OT/R – сигнал определяющий направление передачи информации («0» -запись в

память; «1»- считывание)

STB – сигнал стробирования адреса

PDEN – используется при каскадировании контроллеров системной шины в

микропроцессорные вычислительные системы.

Функциональная схема включения.

Данная функциональная схема используется при работе микропрцессора в

максимальном режиме при организациях многопроцессорных систем.

При обращенях к памяти и внешним устройствам очень сильно

отличается по быстродействию. Поскольку многопроцессорные системы

организовываются для решения сложных задач, требующих большого

быстродействия, то нужно выполнять разделение обращения к внешним

устройствам и памяти.

К1810ВБ89

S0-S2 – входы для подключения к МП ВМ86,

состояние этих входов определяет режим работы

арбитра шин. Зафиксировав эти сигналы арбитр

шин начинает выполнение действий по захвату,

освобождению или удержанию системной или

резидентной шины.

CLK – вход для подключения системного

генератора.

LOCK – вход запрета освобождения системной

шины: «1» - арбитру запрещается освобождать

системную шину, не зависимо от его

приоритета.

CRQLCR - выход запрета освобождения

системной шины если поступил запрос по входу

CBRQ.

ANYRQST – вход разрешения освобождения системной шины.

RESB – выбор режима работы системной либо резидентной шины («1» - системная

шина; «0» - резидентная шина)

IOB – выбор режима работы при вводе / выводе информации через системную

либо резидентную шину («1» - системная шина; «0» - резидентная шина)

AEN – сигнал разрешения доступа к системной шине.

BCLK – сигнал синхронизации системной шины.

BREQ – сигнал запроса системной шины.

BPRN – вход разрешения приоритетного доступа к системной шине

BPRQ – выход приоритетного доступа к системной шине.

BUSY – сигнал занятости шины.

CBRQ – вх/вых общего запроса шин.

Арбитр шин в многопроцессорной системе может обслуживать 1-2

центральных микропроцессоров. При организации многопроцессорных систем

нужно разрабатывать схему приоритетного арбитража. При организации схем

приоритетного выбора арбитража используется 3 метода: параллельный;

последовательный и циклический арбитраж.

Схема включения арбитража шин при последовательном методе:

При последовательном разрешении приоритетов веса арбитров задаются

подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальный

приоритет будет иметь 1-й АШ, а минимальный – 3-й.

Схема параллельного разрешения приоритетов предполагает

использование дополнительного приоритетного контроллера .

В простейшем случае при аппаратном задании весов приоритетов,

приоритетный контроллер представляет собой схему, выполненную на логических

элементах. Более сложные приоритеты устанавливаются программным путем.

В этом случае приоритетный контроллер имеет связь с шиной данных. В состав

приоритетного контроллера входят схемы циклического перераспределения

приоритетов .

Арбитр шин может обслуживать 2 микропроцессора:

RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого

в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес

Страницы: 1, 2, 3




Новости
Мои настройки


   бесплатно рефераты  Наверх  бесплатно рефераты  

© 2009 Все права защищены.